Institutional Repository
Technical University of Crete
Technical University of Crete
EN
|
EL
| URI | http://purl.tuc.gr/dl/dias/3C6919C7-E604-413E-9855-5623E3D16AED | - |
| Identifier | https://doi.org/10.26233/heallink.tuc.98820 | - |
| Language | en | - |
| Extent | 1.1 megabytes | en |
| Extent | 96 pages | en |
| Title | Feature reduction for FPGA based implementation of learning classifiers | en |
| Title | Μείωση γνωρισμάτων για υλοποίηση σε αναδιατασσόμενο υλικό ταξινομητών μάθησης | el |
| Creator | Vogiatzis Konstantinos | en |
| Creator | Βογιατζης Κωνσταντινος | el |
| Contributor [Thesis Supervisor] | Dollas Apostolos | en |
| Contributor [Thesis Supervisor] | Δολλας Αποστολος | el |
| Contributor [Committee Member] | Lagoudakis Michail | en |
| Contributor [Committee Member] | Λαγουδακης Μιχαηλ | el |
| Contributor [Committee Member] | Papaefstathiou Ioannis | en |
| Contributor [Committee Member] | Παπαευσταθιου Ιωαννης | el |
| Publisher | Πολυτεχνείο Κρήτης | el |
| Publisher | Technical University of Crete | en |
| Academic Unit | Technical University of Crete::School of Electrical and Computer Engineering | en |
| Academic Unit | Πολυτεχνείο Κρήτης::Σχολή Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών | el |
| Content Summary | During recent years data sets have grown rapidly in size, mainly because they are collectively gathered by numerous consumer information-sensing internet of things (IoT) devices or services, such as mobile devices, software logs, cameras, wireless sensor networks, etc. Heterogeneous hardware, such as FPGAs, seem to be a promising alternative in terms of acceleration, even from GPUs, in complex machine learning problems. They still suffer though from low on-chip memory resources making scaling to high dimensionality tasks difficult, as input/output (I/O) traffic may dominate the overall latency. Due to such restrictions, FPGAs currently, are mostly used for the inference task and not the training one, as it usually requires fewer memory resources. In this work, we propose a general dimensionality reduction scheme for learning classifiers, operating both as training and inference accelerators which could be applied in low resource hardware devices, such as FPGAs. We achieve impressive improvements, with on-chip memory utilization during training reduced by 10× to 32× for online and batch learning, with around 5% loss in accuracy. We implement a pipelined hardware architecture, using a learning classifier coupled with a dimensionality reduction scheme implementing two different methods: Hash Kernel and Sparse Random Projection. | en |
| Content Summary | Τα τελευταία χρόνια τα σύνολα δεδομένων έχουν αυξηθεί ραγδαία σε μέγεθος, κυρίως επειδή συλλέγονται μαζικά από πολυάριθμες συσκεύες για τους καταναλω- τές στο διαδίκτυο των πραγμάτων ή υπηρεσιών, όπως κινητές συσκευές, αρχεία καταγραφής λογισμικού, κάμερες, ασύρματα δίκτυα αισθητήρων, κ.λπ. Ετερογε- νές υλικό, όπως η αναδιατασσόμενη λογική (Field Programmable Gate Arrays - FPGA) , φαίνεται να είναι μια πολλά υποσχόμενη εναλλακτική από άποψη επιτάχυν- σης, ακόμη και από επεξεργαστή γραφικών Graphics Processing Unit (GPU), σε πολύπλοκα προβλήματα μηχανικής μάθησης. ΄Ομως εξακολουθούν να υποφέρουν από χαμηλούς πόρους μνήμης στο ολοκληρωμένο κύκλωμα, καθιστώντας δύσκολη την κλιμάκωση σε εργασίες υψηλής διάστασης, καθώς το ινπυτ/ουτπυτ (Ι/Ο) μπο- ρεί μπορεί να κυριαρχεί στη συνολική καθυστέρηση. Λόγω τέτοιων περιορισμών, οι FPGAs επί του παρόντος χρησιμοποιούνται κυρίως για την εξαγωγή συμπε- ρασμάτων και όχι για την διαδικασία εκπαίδευσης, καθώς συνήθως αυτή απαιτεί λιγότερους πόρους μνήμης. Στην παρούσα διπλωματική εργασία προτείνουμε ένα γενικό σχήμα μείωσης διαστάσεων για ταξινομητές εκμάθησης που λειτουργούν με διπλό ρόλο ως επιταχυντές τόσο εκπαίδευσης όσο και συμπερασμάτων, και θα μπορούσαν να εφαρμοστούν σε συσκευές υλικού με λίγους πόρους, όπως οι FPGAs. Τα αποτελέσματα της παρούσας διπλωματικής εργασίας καταδεικνύουν εντυπωσιακές βελτιώσεις, με τη χρήση μνήμης στο ολοκληρωμένο κύκλωμα κατά τη διάρκεια της εκμάθησης, μειωμένη κατά 10× έως 32× για διαδικτυακή και μαζι- κή εκμάθηση, με περίπου 5% απώλεια σε ακρίβεια. Υλοποιούμε μια αρχιτεκτονική υλικού με διοχέτευση pipelining χρησιμοποιώντας έναν ταξινομητή εκμάθησης σε συνδυασμό με ένα σχήμα μείωσης διαστάσεων που εφαρμόζει δύο διαφορετικές μεθόδους: πυρήνα κατακερματισμού και αραιή τυχαία προβολή. | el |
| Type of Item | Διπλωματική Εργασία | el |
| Type of Item | Diploma Work | en |
| License | http://creativecommons.org/licenses/by-sa/4.0/ | en |
| Date of Item | 2024-02-26 | - |
| Date of Publication | 2024 | - |
| Subject | FPGA | en |
| Subject | Dimentional reduction | en |
| Subject | Machine learning | en |
| Bibliographic Citation | Konstantinos Vogiatzis, "Feature Reduction for FPGA Based Implementation of Learning Classifiers", Diploma Work, School of Electrical and Computer Engineering, Technical University of Crete, Chania, Greece, 2024 | en |
| Bibliographic Citation | Κωνσταντινος Βογιατζης, "Μείωση Γνωρισμάτων για Υλοποίηση σε Αναδιατασσόμενο Υλικό Ταξινομητών Μάθησης", Διπλωματική Εργασία, Σχολή Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών, Πολυτεχνείο Κρήτης, Χανιά, Ελλάς, 2024 | el |
Copyright © DIAS 2013
